芯耀
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AI芯片競速賽正在推動三大剛性需求：算力堆疊需要更多裸片集成、散熱成為核心考量、同時還要嚴控成本——在此趨勢下，“先進封裝”被從幕后推向臺前，成為破局的關鍵。
先進封裝技術（如2.5D/3D封裝、Chiplet異構集成）通過高密度互連將多個裸片/芯粒（Chiplet）集成于單一封裝內，既突破單芯片物理極限提升算力，又能利用硅中介層/微凸塊縮短互聯(lián)距離降低功耗。同時，其模塊化設計復用成熟工藝裸片，能夠顯著降低成本，成為同時滿足性能、散熱與成本需求的重要技術路徑。
從當前頂尖AI芯片（如NVIDIA Blackwell B200、AMD Instinct MI325X、Google TPU v7-Ironwood等）對先進封裝技術的依賴程度來看，其發(fā)展?jié)摿σ褟摹凹夹g選項”升級為“戰(zhàn)略必需品”，同時，臺積電、英特爾、三星的競爭正從制程工藝延伸到先進封裝主導權的全面爭奪。
頂尖AI芯片數(shù)千億晶體管集成，先進封裝挑大梁！
以NVIDIA的Blackwell B200芯片為例，采用了臺積電4NP工藝，CoWoS-L封裝技術，實現(xiàn)了2080億個晶體管集成，是H100 800億晶體管的2倍之多。相較而言，基于Hopper架構的H100采用的是CoWoS-S封裝。
不論是CoWoS-L還是CoWoS-S，它們都是臺積電滿足高性能、高帶寬、高集成度需求的2.5D封裝技術。其主要區(qū)別在于中介層的不同：CoWoS-S使用單片硅中介層，而CoWoS-L采用混合中介層，進一步突破了尺寸限制。簡言之，CoWoS-S 追求極致的互連性能和密度，適合集成度要求極高但尺寸未達極限的頂級芯片；CoWoS-L 追求突破尺寸限制和更高的成本效益，適合需要超大芯片、更多HBM或超大封裝的應用場景。
隨著AI 芯片對算力和內存帶寬需求的爆炸式增長，CoWoS-L的重要性日益凸顯。目前，在臺積電CoWoS產(chǎn)能中，NVIDIA占整體供應量比重超過50%，是其CoWoS主要需求大廠，其需求也在影響著臺積電CoWoS的技術格局。受NVIDIA Blackwell系列GPU量產(chǎn)需求推動，臺積電預計，從2025年第四季度開始，將CoWoS封裝工藝從CoWoS-S轉向CoWoS-L制程。到2025年第四季度，CoWoS-L將占臺積電CoWoS總產(chǎn)能的54.6%，CoWoS-S占38.5%，而CoWoS-R則占6.9%。
臺積電這一轉變，不僅反映了市場需求的變化，也顯示了高端AI芯片對于先進封裝技術的更高需求，并且也在重塑半導體制造的技術格局。
不僅如此，更深遠的影響還在于產(chǎn)業(yè)鏈的價值重構和主導權轉移——據(jù)公開數(shù)據(jù)，封裝環(huán)節(jié)的價值占比從28nm時代的7%，飆升至3nm時代的25%。臺積電憑借 CoWoS 技術將封測毛利率拉升至52%，倒逼傳統(tǒng)封測巨頭轉型先進封裝。甚至，芯片設計企業(yè)必須提前18個月與臺積電協(xié)調封裝方案，或可能因為封裝資源不足被迫延遲量產(chǎn)。
為什么先進封裝對AI芯片如此重要？
先進封裝為什么如此重要？其實要從AI芯片的三個痛點說起——性能、成本、可行性，先進封裝對AI芯片的重要性就可以濃縮為這三方面：它同時解決了AI芯片算力堆疊的物理限制、內存帶寬瓶頸和成本矛盾，讓性能飛躍成為可能。
打個比方，先進封裝就像給AI芯片造了立體停車場。普通封裝只能停三輛車（裸片）還堵車（內存墻），而先進封裝卻能修多層高樓（3D堆疊）加智能車道（硅中介層），還能混停不同車型（Chiplet）。
具體帶來的好處包括：算力性能的突破，傳統(tǒng)單芯片已無法容納千億級晶體管，先進封裝（如3D堆疊、Chiplet）將多個裸片“拼積木”集成，算力密度提升數(shù)倍；其次是內存方面的突破，AI訓練需每秒TB級數(shù)據(jù)吞吐，先進封裝通過硅中介層+微凸塊將HBM內存貼近處理器，帶寬大幅提升（如HBM3e達1.2TB/s），打破“內存墻”；第三是經(jīng)濟性，摩爾定律逼近物理極限，7nm以下流片成本暴增，先進封裝允許混合使用不同制程的裸片（如5nm計算芯粒+12nm I/O芯粒），成本得以大幅下降。
可以說，沒有先進封裝，AI芯片的算力、能效和性價比會撞上物理天花板——它從“可選項”變成了高性能AI芯片的生存剛需。
臺積電方面指出，如果人工智能革命以目前的速度繼續(xù)下去，將需要半導體行業(yè)做出更多貢獻。十年內，它將需要推出一個1萬億晶體管的GPU，幾乎是當今典型設備數(shù)量的10倍。盡管晶體管數(shù)量持續(xù)增加，但目前的單芯片設計受到光罩限制的挑戰(zhàn)，最大的光罩限制約為800平方毫米。這不僅導致生產(chǎn)成本昂貴，而且在短期內難以實現(xiàn)一萬億晶體管的目標。臺積電認為3D小芯片技術和3D堆疊將是實現(xiàn)此目標的關鍵。通過將多個芯片并排和疊加在一起，可以突破現(xiàn)有技術的局限，同時還能降低制造成本。
英特爾代工技術開發(fā)高級副總裁Navid Shahriari在接受媒體采訪時談到，所有先進封裝能力都是權衡的結果，有些是為了優(yōu)化密度，有些是為了優(yōu)化面積，有些是為了優(yōu)化功耗，還有一些則是需要構建出極其龐大復雜的芯片。未來十年，要是不推進先進封裝技術的發(fā)展，就談不上推進芯片制程工藝的進步。先進封裝技術正變得越來越重要，未來十年是異構集成的時代。
市場機構Yole數(shù)據(jù)顯示，2024年全球先進封裝市場規(guī)模519億美元，同比增長10.9%，顯著快于傳統(tǒng)封裝市場增速。到2028年這一市場將達786億美元，年均復合增速超10%。
三巨頭，加速差異化！
面對AI芯片帶來的挑戰(zhàn)，三大半導體巨頭結合自身優(yōu)勢和戰(zhàn)略，在先進封裝這個金字塔的不同層級發(fā)力，形成了差異化的技術路徑：“代工之王”臺積電追求通用性，注重高密度整合；英特爾IDM屬性更強調靈活性，在異構集成有顯著差異化優(yōu)勢；三星存儲巨頭則注重優(yōu)化內存協(xié)同，形成存儲-邏輯協(xié)同的技術優(yōu)勢。
通過以下對比，我們試圖解讀三大半導體巨頭應對AI芯片挑戰(zhàn)時的差異化技術路徑與競爭格局，其核心差異源于技術基因、資源稟賦和戰(zhàn)略聚焦點的不同，最終形成三條鮮明的技術路線：
來源：<與非研究院>據(jù)各公司官網(wǎng)及公開資料制圖
臺積電以硅中介層（CoWoS）實現(xiàn)超大規(guī)模邏輯芯片與HBM的高速互聯(lián)，支持千億晶體管集成（如NVIDIA H100、B200）。其護城河是什么？本質在于通過系統(tǒng)級優(yōu)化重構封裝體系：將芯片制造的光刻、蝕刻、沉積技術應用于中介層加工，實現(xiàn)晶圓級互連精度；通過硅材質的物理特性（導熱/導電/熱匹配），解決高頻信號完整性與萬億次焊接可靠性；最終讓HBM與GPU的物理距離無限趨近，優(yōu)化內存通道。這種從材料、架構到制程的全局創(chuàng)新，是臺積電在AI芯片制造領域的真正根基。
其中，CoWoS-L的革新在于——用“硅橋島鏈”替代“硅中介層”。例如在必要的性能關鍵區(qū)（GPU-HBM）保持微米級互連密度，在非關鍵區(qū)退守低成本有機互連，實現(xiàn)封裝尺寸與成本的指數(shù)級優(yōu)化。
英特爾通過EMIB/Foveros/Co-EMIB組合，靈活集成不同工藝的CPU/GPU/AI加速單元，提升能效比（例如Ponte Vecchio）。
在所有的異構集成先進封裝技術中，英特爾EMIB的差異化之處在于，它是通過將硅橋嵌入基板內部并進行基板處理、以實現(xiàn)芯片間互連的。與基于中介層的技術相比，這種方法具有兩大顯著優(yōu)勢：一是整體周期更短，能更快實現(xiàn)從硅片到封裝的轉變（因為封裝基本是在基板制造階段完成的，而不是覆蓋整個工藝流程）；二是可在基板上完成所有橋接工序，之后只需進行芯片的放置、封裝與測試即可。這將為客戶帶來巨大的成本優(yōu)勢，可以在安裝內存、高帶寬內存之前，先對GPU或CPU進行復雜測試，當構建這些非常復雜的結構時，會有很多裸片需要堆疊，已知良好裸片（KGD）策略是非常關鍵的。并且，在第二代EMIB-T技術中，英特爾引入了TSV（硅通孔）技術，使橋接直接連接到下層基板，這樣可以實現(xiàn)直接的電力傳輸，并且可以集成電容器、電壓調節(jié)器等深度嵌入技術，提升供電能力。
此外，英特爾EMIB和Foveros技術能夠共存的根本原因在于密度差異。如果用戶需要非常小且密集的復雜技術，F(xiàn)overos可能比其他技術更具優(yōu)勢，甚至對于許多帶有內存的多芯片復合體而言。同時，引腳間距也在不斷縮小，F(xiàn)CBGA封裝的引腳間距大約是100微米，現(xiàn)在縮小到了EMIB的55微米和45微米。對于Foveros Direct技術，英特爾正在研究實現(xiàn)9微米的銅對銅引腳間距，并且有計劃將其縮小到小于5微米，甚至更低的最終數(shù)值。
三星方面，最大的底氣則來自于在先進封裝領域實現(xiàn)存儲優(yōu)勢的延伸，專注于優(yōu)化HBM與邏輯芯片的物理距離（I-Cube/X-Cube），最大化帶寬并降低延遲（如AI訓練芯片）。這點對于存儲依賴型客戶，特別是AI初創(chuàng)企業(yè)來說非常有吸引力。
據(jù)了解，當集成六個或更多高帶寬存儲器的時候，大面積ABF基板的制造難度會迅速增加，而且會導致生產(chǎn)效率下降，H-Cube可以解決這個問題，能夠在ABF基板上疊加大面積的HDI基板結構。H-Cube使得芯片和基板的焊錫球的間距縮短35%，縮小了ABF基本的尺寸，添加的HDI基板又確保了與系統(tǒng)板的連接。
三星還通過專有的信號/電源完整性分析，讓集成更多邏輯芯片和高帶寬存儲器的情況下，H-Cube也能保持穩(wěn)定的供電和信號傳輸，從而減少了損耗或失真，增加了該解決方案的可靠性。
此外，三星的 M-Series（無硅基板技術） 也是其顛覆傳統(tǒng)封裝材料的革命性創(chuàng)新，核心在于 “用有機復合材料替代硅中介層，實現(xiàn)高帶寬、低成本、超大尺寸集成”。
目前看來，三大巨頭的物理級創(chuàng)新已成為超越摩爾定律的關鍵戰(zhàn)場，而技術路線的分化正推動AI芯片向更高集成度、更低功耗、更強靈活性加速演進。
一定程度上而言，先進封裝的潛力決定了AI算力的天花板。三巨頭競爭的下一步，短期來看，臺積電仍然無敵，但CoWoS產(chǎn)能緊張或將是掣肘，隨著AI芯片需求進一步加大，需要持續(xù)觀望能否滿足大部分客戶需求。英特爾存在一定的趕超變量，IDM模式若能打通“設計-制程-封裝-基板”全鏈，有望憑借憑玻璃基板+背面供電顛覆格局。三星則持續(xù)押注存儲-邏輯集成路線，對它來說，下一步HBM4堆疊商用的落地情況至關重要。
未來勝負：玻璃基板+硅光互連是重要方向
對于幾家半導體巨頭來說，勝負在于：誰能掌控“設計-制造-封裝”全鏈條協(xié)同優(yōu)化，誰將主導AI算力時代。放眼未來，玻璃基板和硅光互連集成是重要的發(fā)展方向。
據(jù)稱，臺積電正在根據(jù)NVIDIA需求為其未來的FOPLP（扇出型面板級封裝）開發(fā)玻璃基板，該技術將在芯片尺寸和單位面積晶體管比例增加的情況下，實現(xiàn)諸多優(yōu)勢。
英特爾Navid Shahriari表示，基板是先進封裝的核心，會持續(xù)受到關注。英特爾正在考慮使用更堅硬的材料作為基板，因為隨著基板變得更薄、面積更大，翹曲和剛性問題變得更加突出。英特爾還在研究低損耗的基板核心材料，例如在基板上制作溝槽并嵌入電容器；同時，他們也在探索基板核心材料的創(chuàng)新，不過目前環(huán)氧樹脂仍是主要選擇。
三星方面，為了加快原型設計速度，據(jù)稱正在開發(fā)小于100x100毫米的玻璃單元，而不是使用510x515毫米的大尺寸玻璃面板。盡管較小的尺寸可能會影響效率，但它將使三星能夠更快地進入市場。
硅光互連集成方面，三巨頭的核心目標是解決AI算力爆發(fā)下數(shù)據(jù)傳輸的“帶寬墻”和“功耗墻”。從技術路線到商業(yè)落地，它們正通過光電共封裝（CPO）、光學芯粒（Optical I/O）等創(chuàng)新，推動光信號替代電信號成為下一代芯片互連的主流。
臺積電與博通已經(jīng)利用3nm工藝成功試制了一項關鍵的CPO技術——微環(huán)調制器（MRM）。這一進展為將CPO與高性能計算（HPC）或用于AI應用的ASIC芯片集成鋪平道路，實現(xiàn)計算任務從電信號傳輸?shù)焦庑盘柕闹卮箫w躍。
NVIDIA已經(jīng)計劃，2025年下半年推出的GB300 芯片將開始采用 CPO 技術，隨后推出的 Rubin 架構也將采用該技術，旨在突破目前 NVLink 72 互連（最多可連接72個GB200芯片）的限制，提升通信質量，緩解 HPC 應用中的信號干擾和過熱問題。
英特爾去年已經(jīng)展示了完全集成的OCI（光學計算互連）芯粒，可與英特爾CPU封裝在一起。該OCI芯?？稍谧铋L可達100米的光纖上，單向支持64個32Gbps 通道，有望滿足AI基礎設施日益增長的對更高帶寬、更低功耗和更長傳輸距離的需求。它將有助于實現(xiàn)可擴展的CPU和GPU集群連接，和包括一致性內存擴展及資源解聚的新型計算架構。這項突破性進展，有助于客戶將硅光共封互連方案無縫集成到下一代計算系統(tǒng)中，提高帶寬、降低功耗并延長傳輸距離。
三星的代工部門也正在加緊開發(fā)名為“I-CubeSo”和“I-CubeEo”的先進硅光子學工藝，三星晶圓代工部門總裁指出，硅光子技術可最大限度發(fā)揮芯片性能，在數(shù)據(jù)中心等需要高速傳輸?shù)念I域，可減少信號損失，解決散熱問題，預計三星將在2027年完成硅光子技術。
寫在最后
先進封裝正在成為半導體最重要的賦能技術之一，特別是對于高端AI芯片來說更是如此。
傳統(tǒng)芯片制造周期即將發(fā)生徹底變革，芯片行業(yè)結構的主要變化將主要體現(xiàn)在以下兩方面：先進封裝將成為一個對系統(tǒng)性能至關重要的差異化驅動因素；同時，先進封裝設計貢獻的價值份額將顯著上升，突出其戰(zhàn)略重要性。
未來，先進封裝將會是更為復雜的制造過程，涉及通過EDA軟件設計和模擬封裝中的多個芯片。并且，創(chuàng)新材料亟需突破，以解決先進封裝中眾多界面的熱膨脹和熱傳遞等問題。并且，必須改進封裝設備以滿足先進封裝不斷減小的特征尺寸和不斷提高的精度要求。這些將是行業(yè)共同面臨的挑戰(zhàn)和探尋的出路。
