序列發(fā)生器Verilog代碼vivado ARTIX-7開發(fā)板

名稱：序列發(fā)生器Verilog代碼vivado? ARTIX-7開發(fā)板

軟件：vivado

語言：Verilog

代碼功能：

將開發(fā)板的撥碼開關(guān)信號(hào)作為邏輯模塊的輸入,用邏輯模塊的輸出控制開發(fā)板led等的亮和滅。

設(shè)計(jì)如下邏輯功能模塊:

1、用硬件描述語言設(shè)計(jì)4位計(jì)數(shù)器邏輯模塊,并調(diào)用所設(shè)計(jì)的計(jì)數(shù)器模塊實(shí)現(xiàn)具有使能端的00010111序列發(fā)生器,使能端信號(hào)由撥碼開關(guān)產(chǎn)生電路產(chǎn)生,產(chǎn)生的序列從開發(fā)板接口輸出。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

本代碼已在ARTIX-7開發(fā)板驗(yàn)證，ARTIX-7開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. 管腳分配

5. Testbench

6. 仿真圖

部分代碼展示:

module?sequence_gen(
input?clk,//50M時(shí)鐘
input?en,//使能信號(hào)
output?led//開發(fā)板led指示燈
);
wire?clk_1Hz;
//分頻模塊
div?i_div(
.?clk(clk),//50M
.?clk_out(clk_1Hz)//分頻到1Hz
);
//計(jì)數(shù)控制模塊
counter?i_counter(
.?clk(clk_1Hz),//1Hz時(shí)鐘
.?en(en),//使能信號(hào)
.?led(led)//開發(fā)板led指示燈
);
endmodule

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=471