Altium Designer 21 xSignal等長設(shè)置

為什么pcb走線需要等長？

可以參考這篇文章? ?PCB設(shè)計十大誤區(qū)-繞不完的等長_等長仿真計算-CSDN博客，簡單的理解就是時序是指電路系統(tǒng)的時間特性，即電路的狀態(tài)隨時間的變化情況。數(shù)字電路中的信號延遲、時鐘頻率。

數(shù)字電路中，每個操作都需要在正確的時間執(zhí)行，因為電子元件并不是瞬間完成其功能的。例如，在時鐘信號的上升沿或下降沿處將數(shù)據(jù)寫入存儲器，然后等待一段時間后讀取數(shù)據(jù)。如果在錯誤的時序下執(zhí)行這些操作，從機(jī)數(shù)據(jù)接收錯誤，導(dǎo)致亂碼，（奇偶校驗位就是防止數(shù)據(jù)亂碼）

時序分析，在高速數(shù)字電路中，通過對電路的設(shè)計和模擬來確保電路操作的正確時間關(guān)系。它可以通過使用時序約束來指定電路組件之間的相對時序關(guān)系。時序分析可以幫助設(shè)計人員避免電路中的冒險現(xiàn)象、穩(wěn)態(tài)和暫態(tài)時序故障等問題。

時序匹配：在高速數(shù)字電路中，信號的到達(dá)時間對于確保數(shù)據(jù)的正確傳輸非常重要。如果信號經(jīng)過的路徑長度不同，就會導(dǎo)致信號間的時延差異，可能導(dǎo)致時序錯誤。通過保持信號路徑等長，可以最大程度上減小時延差異，使信號到達(dá)終點的時間保持一致。

信號完整性：信號在傳輸過程中可能會受到噪聲、互相干擾和反射等影響。等長走線可以幫助降低這些問題的發(fā)生概率。當(dāng)信號經(jīng)過不等長的走線時，由于信號的傳播速度是有限的，不等長的走線可能導(dǎo)致信號波形的失真和不完整。通過保持信號路徑等長，可以減小這些問題的風(fēng)險，提升信號的完整性。

信號匹配：在差分信號傳輸中，等長走線也可以實現(xiàn)差分信號的匹配。差分信號是指同時傳輸正負(fù)兩個相位相反的信號，通過比較這兩個信號的差異來恢復(fù)原始信號。等長走線可以確保正負(fù)兩個信號的傳播時間一致，從而保持差分信號的匹配性能。

1.添加xSignal，class

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編輯2.再點擊設(shè)置-創(chuàng)建xsignal,選擇兩個器件需要等長的網(wǎng)絡(luò)編輯

點擊分析可以選擇要等長的網(wǎng)絡(luò)

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規(guī)則中設(shè)置長度公差

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選擇創(chuàng)建的類

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此時黃色表示警告，以黑色線為標(biāo)準(zhǔn)

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黑色表示公差<=20mil